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Synopsys erweitert Low-Power-Management auf den Herstellungstest

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Galaxy-Test reduziert Leistungsaufnahme während des Tests und beschleunigt das Design-for-Test für Low-Power-Designs

München, 14. November 2007 — Synopsys, Inc. (Nasdaq: SNPS), weltweit führender Anbieter von Software und IP zum Entwurf und zur Fertigung integrierter Schaltungen, gibt die Erweiterung der Low-Power-Management-Fähigkeiten innerhalb der Synopsys-GalaxyTM-Testlösung bekannt. Durch diese Erweiterung werden der Zeitaufwand und die Anstrengungen zur Generierung hochwertiger Fertigungstests für integrierte Schaltungen (ICs), die darüber hinaus die Verlustleistung berücksichtigen, signifikant reduziert. Die TetraMAX®-Lösung für die automatische Test-Pattern-Generierung (ATPG) erzeugt nun Tests, welche die Power-Budgets der Entwickler berücksichtigen. Das DFT-MAX-Scan-Compression-Produkt automatisiert außerdem die Integration von Design-For-Test-(DFT)-Strukturen in Designs, welche auf ausgereiften Low-Power-Management-Techniken beruhen.

Zuvor waren Fertigungstests unabhängig von der Verlustleistung. Entwickler verwendeten einen zeitaufwändigen und fehleranfälligen manuellen Prozess zur Integration von On-Chip DFT Ressourcen in Low PowerDesignFlows. Die Galaxy-Testlösung bietet jetzt eine verbesserte Automatisierung des Power-Managements, um die DFT-Implementierung für LowPowerFlows zu beschleunigen, und erzeugt unter Berücksichtung der Verlustleistung automatisch hochwertige Fertigungstests.

Scan-Testing erhöht typischerweise die Switching-Aktivität von Transistoren innerhalb von ICs um ein Vielfaches im Vergleich zu den Spitzenwerten im funktionalen Modus. Das führt zu einer exzessiven Leistungsaufnahme. Eine zu hohe Leistungsaufnahme während des Scan-Tests kann unvorhergesehene Testergebnisse zur Folge haben, einschließlich des Ausfalls voll funktionsfähiger Bausteine auf dem Tester und unnötig hohem Yield-Verlust. Ad-Hoc-Techniken zur Power-Reduktion beim Test erfordern dagegen erheblichen Engineering-Aufwand, um eine nahtlose Integration mit der Scan-Kompression zur Reduktion des Test-Datenvolumens zu erreichen. Neue Funktionalität im TetraMAX-Produkt limitiert die Leistungsaufnahme während des Tests, indem die Switching-Aktivität automatisch auf Werte reduziert wird, die mit denen des Normalbetriebs konsistent sind, basierend auf das spezifizierte Power-Budget. Dies wird erreicht, ohne Kompromisse hinsichtlich der Kosteneinsparung durch DFT-MAX-Scan-Compression und Testabdeckung einzugehen.

Die Automatisierung der Steuerung der Leistungsaufnahme ermöglicht auch das Testen subtiler Delay-Defekte in Nanometer-Bausteinen. „Synopsys’ TetraMAX-Small-Delay-Defect-Patterngenerierung erkennt Timingprobleme bei Pfaden mit sehr kleinen Timing-Spielräumen,” bemerkt Dr. Tom Williams, Synopsys Fellow und industrieweit anerkannter Test-Experte. „Weil eine exzessive Leistungsaufnahme die Verzögerungen solcher Pfade beeinflussen kann, ist die Automatisierung ihrer Begrenzung jetzt als Teil von Synopsys’ umfassender ATPG-Lösung zur Erzielung einer ultra-hohen Testqualität in TetraMAX enthalten.”

Neben den neuen Möglichkeiten, die Leistungsaufnahme während des Tests zu begrenzen, hat Synopsys DFT MAX verbessert, um die Implementierung von DFT-Strukturen in Designs mit mehreren Versorgungsspannungsbereichen signifikant zu vereinfachen. DFT-MAX-Power-Optimierung minimiert die Anzahl von Scan-Chain-Verbindungen, die verschiedene Spannungsbereiche kreuzen. Dadurch verringert sich der Einfluss von DFT auf die Chipfläche, da weniger Level-Shifter und Power-Isolation-Zellen benötigt werden. Power-Ziele, sowohl Scan-Domains als auch Power-Domains betreffend und spezifiziert im Accellera-Standard-Unified-Power-Format (UPF), bleiben nunmehr konsistent durch den gesamten Galaxy Flow, von der Synthese über die physikalische Implementierung bis zum Sign Off, erhalten.

„Entwickler profitieren von der Möglichkeit, auf schnelle und einfache Weise hochwertige und kostengünstige Fertigungstests zu generieren, ohne dass die Power-Vorgaben durchkreuzt werden,” kommentiert Antun Domic, Senior Vice President und Geschäftsführer der Synopsys Implementation Group. „Die Automatisierung des Low-Power-Managements innerhalb der Galaxy-Plattform ist konsistent mit Synopsys’ Verpflichtung, unseren Kunden eine umfassende Entwurfsplattform zu bieten, welche die gleichzeitige Optimierung von Timing, Signalintegrität, Chipfläche, Power und Test ermöglicht.”

Über Synopsys
Synopsys, Inc. (Nasdaq:SNPS) ist ein weltweit führender Anbieter von Electronic-Design-Automation-(EDA)-Software für Entwürfe im Halbleiterbereich. Die Firma liefert technologie-führende Halbleiter-Entwurfs- und Verifikationsplattformen sowie IC-Fertigungssoftware für den gesamten Elektronikmarkt und ermöglicht somit die Entwicklung komplexer Systems-On-Chip (SoC). Synopsys bietet auch Intellectual-Property-(IP)- und Consultingleistungen an, um den gesamten IC-Entwurfsprozess für seine Kunden zu vereinfachen und die Time-to-Market zu verkürzen. Synopsys hat seinen Hauptsitz in Mountain View, Kalifornien, und unterhält mehr als 60 Büros in Nordamerika, Europa, Japan und Asien. Besuchen Sie Synopsys online unter http://www.synopsys.de

- Pressekontakt:

Sven Kersten-Reichherzer / Markus Krause

sven_kersten@hbi.de, markus_krause@hbi.de

HBI Helga Bailey GmbH
Stefan-George-Ring 2
81929 München                                               

Tel. +49 / (0) 89-993887-33 / -38
Fax. +49 / (0) 89-9302445

Web: http://www.synopsys.com


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