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Cadence präsentiert Encounter System mit standardisierter Architektur für Nanometer-Design

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Das System bindet die jeweils besten Technologien ihrer Klasse ein, zur Unterstützung eines kontinuierlichen und konvergenten Design-Verfahrens für den gesamten Chip


München, 26. September 2002 - Cadence Design Systems, Inc. (NYSE: CDN), der weltweit führende Anbieter von Produkten und Services für elektronisches Design, stellt heute die Cadence-Encounter RTL-to-GDSII-Architektur zur Implementierung digitaler Designs im Nanometer-Bereich vor. Cadence Encounter vereint virtuelles Silizium-Prototyping und detaillierte IC-Implementierung mit einem einzigen In-Memory-Datenmodell sowie einer gemeinsamen Benutzerschnittstelle unter einer vereinheitlichten Architektur. Alle Kunden, die Cadence SoC Encounter ™ einsetzen, erhalten ein Upgrade auf Version 2.2, das auf der neuen Architektur beruht und Best-in-Class Nanometer-Technologien wie die Grafen basierte NanoRoute Routing-Engine und den CeltIC ™ Signalqualitäts-Analysator nutzt.

Weiterhin präsentiert Cadence Nano Encounter, eine neue, kostengünstigere Produkt-Konfiguration für nicht-hierarchische Designs mit bis zu 10 Millionen Gattern. SoC Encounter und Nano Encounter nutzen Techniken für kontinuierliche Konvergenz, sodass Entwicklerteams schon am ersten Tag der Implementierung und an jedem darauf folgenden Tag eine detaillierte Full-Chip Design-Implementierung mit detailliertem Routing erhalten. Als erste Design-Architektur bietet das Encounter System ausreichend Performance und Kapazität, um tägliche Full-Chip, Full-Wire Iterationen für umfassende Nanometer-Designs liefern zu können.

Dank dieses Wiring-orientierten Konzepts kann das Entwicklungsteam jederzeit den Design-Status hinsichtlich der vorgegebenen Leistungsziele abfragen und kann daher jeweils an den Design-Abschnitten mit der höchsten Prioritäten arbeiten und so einen systematischen, kalkulierbaren Fortschritt bis zum Tapeout erzielen.

„Bei der Entwicklung der Cadence Encounter Architektur wurde kontinuierlich das größte Implementierungsproblem bei digitalem Nanometer-Design adressiert“, erklärt Lavi Lev, Executive Vice-President und Geschäftsführer im Cadence-Geschäftsbereich IC Solutions. „Um bei Nanometer-Designs erfolgreich zu sein, muss man sich so nah wie möglich an das Silizium halten. Dies erfordert eine Umstellung auf Verdrahtungs-zentrierte, konvergente Designverfahren, die Konzept-bedingt effizient und vorhersagbar sind.“

Eindeutige Erfolge beim Kunden
„Wir haben einen Beta-Test von SoC Encounter 2.2 durchgeführt und sind als langjähriger Anwender von Silicon Ensemble begeistert von den technischen Entwicklungen bei Cadence und von den Fortschritten bei der Implementierung von Nanometer-ICs, erläutert Kazuyuki Kawauchi, Geschäftsführer für Technologieentwicklung im LSI-Geschäftsbereich von Fujitsu Microelectronics. „Cadence hat eine Menge hochmoderne Technologie in ein schnelles, schlankes System integriert, das überzeugende Vorteile bei Leistung, Kapazität und Kompatibilität mit Designverfahren an vorderster technologischer Front bietet. Wir denken, dass wir mit SoC Encounter viele Nanometer-Chips entwickeln werden.“

„Nach gründlicher Evaluierung setzen die Networking- und Computing ASIC Products Geschäftsbereiche von Agilent Technologies SoC Encounter 2.2 in ihrem Nanometer-Design Flow ein“, sagt Richard Nash, Manager für High Performance VLSI Design Automation. „Die frühzeitigen Kenntnisse vom Full-Chip-Timing und Routing-Congestion ermöglicht bessere Termintreue sowie kürzere Time-to-Market und verringert zudem die gesamten Investitionen in das Chipdesign. Die erfolgreiche Integration von SoC Encounter in unseren Entwicklungsprozess ist ein weiterer direkter Vorteil aus unserer Zusammenarbeit mit Cadence.“

„S3 konnte mit dem Encounter-to-NanoRoute Flow erfolgreich ein Multimedia-Chip mit 6 Millionen Gattern in Nanometer-Prozessgeometrie entwickeln und bis zum Tapeout führen“, erklärt Michael Shiuan, Vice-President of Engineering S3 Graphics. „Die Kombination aus der Encounter-Plattform und dem NanoRoute Router bietet beeindruckende Geschwindigkeit und Kapazität. Wir konnten den Chip flach, also bei deaktivierter Hierarchie routen; dies vereinfachte nicht nur unsere physikalische Analyse und den Design-Flow, sondern half uns auch, den Flächenbedarf einzuhalten.“

Yoshito Muraishi, stellvertretender Geschäftsführer im Bereich Produktentwicklung und Design bei Kawasaki Microelectronics Inc. bemerkt zum Thema: „Kawasaki Microelectronics und Kawasaki LSI nutzten den Encounter-to-NanoRoute Flow in mehreren Tapeouts bei 130 Nanometer und anderen Silizium-Geometrien, und erreichten First-Silicon Success bei 330 MHz. Das neue Cadence SoC Encounter 2.2 bietet die erforderliche Geschwindigkeit, Kapazität und Übersprech-Optimierung, die wir für unsere Designs der nächsten Generation benötigen. Die Leistungsfähigkeit bei hierarchischen Designs ist hervorragend. Mit SoC Encounter konnten wir unsere Turnaround-Time für Multi-Million-Gate Designs dramatisch verringern.“

Cadence Encounter Roadmap
SoC Encounter und Nano Encounter Version 2.2 sind ab sofort mit der einheitlichen First Encounter-basierten Benutzerschnittstelle, der CeltIC-Signalqualitätsanalyse- und -Korrekturfunktion sowie der NanoRoute Nanometer-Routingfunktionen erhältlich. Die Integration der Encounter-Architektur wird bis zum Ende 2002 abgeschlossen und lieferbar sein und umfasst auch die Unterstützung für Open Access und deren ab diesem Zeitpunkt angebotenen, laufenden Ergänzungen. Cadence bietet allen seinen

Kunden mit der Silicon-Ensemble-Produktfamilie attraktive Upgrade-Möglichkeiten, wie z. B. eine Master-Key-Rückwärts-Kompatibilität.

Verfügbarkeit
Die hierarchischen IC-Implementierungs-Lösungen Cadence SoC Encounter, Cadence First Encounter Ultra und Cadence Nano Encounter sind ab sofort für die Betriebssysteme Sun Solaris und HP-UX Unix erhältlich. Weitere Informationen über Upgrademöglichkeiten für Kunden und Preise für internationale Märkte erhalten Sie auf Anfrage in Ihrem zuständigen Cadence-Vertriebsbüro.

Cadence
Cadence ist der weltweit größte Anbieter von Technologien und Dienstleistungen für die Entwicklung von elektronischen Geräten. Namhafte Hersteller von Computer-, Netzwerk-, Wireless- und Consumer-Elektronik setzen die Lösungen des Unternehmens für die Entwicklung elektronischer Systeme und Halbleiter bis in den Nanometer-Bereich ein. IEEE, der weltweit größte Verband für technische Berufe, zeichnete Cadence mit dem 2002 Corporate Innovation Recognition Award aus. Cadence beschäftigt derzeit ca. 5.500 Mitarbeiter und erzielte 2001 einen Umsatz von etwa 1,4 Milliarden US-Dollar. Das Unternehmen mit Hauptsitz im kaliforischen San Jose (USA) verfügt über Vertriebsniederlassungen, Design-Zentren und Forschungseinrichtungen auf der ganzen Welt. Die Aktien von Cadence werden an der New Yorker Börse unter dem Kürzel CDN gehandelt. Weitere Informationen über das Unternehmen, die Produkte und Services finden Sie unter www.cadence.com.

Für weitere Informationen wenden Sie sich bitte an:

Harvard Public Relations
Stefanie Weckerle/
Désirée Kuhm
Tel.: 089/53 29 57 - 0
Fax: 089/53 29 57 888
stefanie.weckerle@harvard.de
desiree.kuhm@harvard.de


Für den Inhalt der Pressemitteilung ist der Einsteller, victoria graff, verantwortlich.

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