Hochentwickelte Analysefunktionen in HSPICE 2010 stellen eine High-Performance-Lösung zur Analog-Verifikation dar MOUNTAIN VIEW, Kalif., 20. Sept. 2010 - Synopsys, Inc. ...
MOUNTAIN VIEW, Kalif., 20. Sept. 2010 - Synopsys, Inc. (Nasdaq: SNPS), ein weltweit führender Anbieter von Software und IP zum Entwurf, zur Verifikation und zur Fertigung integrierter Schaltungen, hat heute die neue Multi-Threading-Technologie HSPICE® Precision Parallel (HPP) vorgestellt, welche eine bis zu 7-fache Simulationsbeschleunigung für komplexe Analog- und Mixed-Signal-Designs erzielt. Außer der neuen HPP-Technologie umfasst die HSPICE-2010-Lösung verbesserte Konvergenzalgorithmen, weiterentwickelte analoge Analysefunktionen sowie hersteller-qualifizierte Unterstützung für Process-Design-Kits (PDKs). All dies dehnt die Genauigkeit des goldenen Standards HSPICE auf die Verifikation komplexer Schaltkreise wie Phase-Locked-Loops, SERDES, Datenkonverter, digitale Präzisionsbausteine und Power-Management aus. Mit HSPICE 2010 können Designteams die Corner-Case-Verifikation ihrer analogen Schaltkreise beschleunigen und das Risiko von Silizium-Respins verringern.
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"Wir setzen auf HSPICE zur Simulation unserer Analog-Designs mit ihren hochentwickelten digitalen Steuerungsfunktionen", sagte Xiaowei Wang, Leiter der Abteilung Analog-Design bei HiSilicon. "Beim Einsatz der aktuellsten HSPICE-Precision-Parallel-Technologie im Rahmen des Entwurfs eines Datenkonverters erreichten wir eine 7-fache Beschleunigung auf 8 Cores, wodurch eine mehrtägige Simulation auf etwa 8 Stunden verkürzt wurde. HPP ermöglicht unseren Analog-Ingenieuren eine Produktivitätssteigerung, indem mehrere Iterationen an einem einzigen Tag simuliert werden können."
HSPICE-Precision-Parallel-Technology
Im Jahre 2008 war HSPICE einer der ersten kommerziellen Schaltkreissimulatoren mit vollständiger Multi-Threading-Fähigkeit. Die neue HPP-Technologie bringt Multi-Threading-Performance für komplexe analoge Schaltkreise aufgrund signifikant höherer Geschwindigkeit und klassenbester Multicore-Skalierbarkeit auf eine neue Ebene. HPP kombiniert eine adaptive Sub-Matrix-Technologie mit optimierter Cache-Nutzung und geradliniger Bausteinmodell-Evaluation, um auf heutigen Multicore-Rechnern eine hohe und in hohem Maße skalierbare Performance zu erzielen. Eine effiziente Speicherverwaltung erlaubt die Simulation von Post-Layout-Schaltungen mit einer Größe von mehr als 10 Millionen Elementen.
"Wir evaluierten die HSPICE-Precision-Parallel-Technologie, um die Simulation unseres komplexen Clock-Mesh-Netzwerks mit mehreren Millionen Elementen zu beschleunigen", berichtete Antonio Todesco, SMTS-Entwicklungsingenieur in der Graphics-Silicon-Engineering-Group bei Advanced Micro Devices. "Die HSPICE-Precision-Parallel-Technologie erlaubte uns, eine eintägige Turnaroundzeit für ECO, Extraktion und Simulation zu erreichen, und das bei geringerem Speicherbedarf und der zur Unterstützung von Clock-Mesh-Schaltkreisintegrität erforderlichen Zeitauflösung."
"Mit zunehmendem Einsatz digital unterstützter Analogschaltkreise in SoCs verlangen Entwickler nach Innovation bei der Schaltkreissimulation, um die Transientensimulation signifikant zu beschleunigen und um von den Vorteilen der neuesten Multicore-Computer zu profitieren", meinte Paul Lo, Senior Vice President und Geschäftsführer des Bereichs Analog- und Mixed-Signal-Design bei Synopsys. "Wir investieren auch weiterhin in neue HSPICE- Technologie, um die Simulationsproduktivität für unsere HSPICE-Anwendergemeinde zu steigern."
Verfügbarkeit
Die HSPICE-Precision-Parallel-Technologie ist derzeit begrenzt für Kunden verfügbar, wird aber in der Dezember-2010-Release allgemein verfügbar sein.
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